RM0312 datasheet(4/275 Pages) STMICROELECTRONICS

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RM0312

4/275

DocID022352 Rev 3

Power supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Reset (RST) and voltage detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

7.1

“Reset state” and “under reset” definitions . . . . . . . . . . . . . . . . . . . . . . . . 57

7.2

External reset (NRST pin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

7.2.1

Asynchronous external reset description . . . . . . . . . . . . . . . . . . . . . . . . 57

7.2.2

Configuring NRST/PA5 pin as general purpose output . . . . . . . . . . . . . 58

7.3

Internal reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

7.3.1

Power-on reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

7.3.2

Independent watchdog reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

7.3.3

SWIM reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

7.3.4

Illegal opcode reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

7.4

RST registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

7.4.1

Reset pin configuration register (RST_CR) . . . . . . . . . . . . . . . . . . . . . . 59

7.4.2

Reset status register (RST_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

7.5

RST register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Clock control (CLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

8.1

Master clock (HSI clock) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

8.1.1

Peripheral clock gating (PCG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

8.2

LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

8.3

Configurable clock-output capability (CCO) . . . . . . . . . . . . . . . . . . . . . . . 63

8.4

CLK registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

8.4.1

Clock divider register (CLK_CKDIVR) . . . . . . . . . . . . . . . . . . . . . . . . . . 63

8.4.2

Peripheral clock gating register 1 (CLK_PCKENR1) . . . . . . . . . . . . . . . 64

8.4.3

Peripheral clock gating register 2 (CLK_PCKENR2) . . . . . . . . . . . . . . . 64

8.4.4

Configurable clock output register (CLK_CCOR) . . . . . . . . . . . . . . . . . 65

8.4.5

CLK register map and reset values . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

9.1

General considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

9.2

Managing the clock for low consumption . . . . . . . . . . . . . . . . . . . . . . . . . 68

9.2.1

Slowing the system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

9.2.2

Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

9.3

Switching peripherals off . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

9.4

Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

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