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TNETV2501INPGF 데이터시트(PDF) 11 Page - Texas Instruments

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부품명 TNETV2501INPGF
상세설명  Fixed-Point Digital Signal Processor
PDF  197 Pages
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제조업체  TI1 [Texas Instruments]
홈페이지  http://www.ti.com
Logo TI1 - Texas Instruments

TNETV2501INPGF 데이터시트(HTML) 11 Page - Texas Instruments

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 11 / 197 page
background image
Tables
11
December 2002 − Revised November 2008
SPRS206K
List of Tables
Table
Page
2−1
201-Terminal GZZ and ZZZ Ball Grid Array Thermal Ball Locations
17
. . . . . . . . . . . . . . . . . . . . . . . . .
2−2
201-Terminal GZZ and ZZZ Ball Grid Array Ball Assignments
18
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−3
176-Pin PGF Low-Profile Quad Flatpack Pin Assignments
20
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−4
Signal Descriptions
21
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−1
On-Chip ROM Layout
39
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2
DARAM Blocks
40
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3
Boot Configuration Selection Via the BOOTM[2:0] Pins
42
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4
TMS320VC5501 Routing of Parallel Port Mux Signals
44
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−5
TMS320VC5501 Routing of Host Port Mux Signals
45
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−6
External Bus Selection Register Bit Field Description
47
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−7
Timer Signal Selection Register Bit Field Description
53
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−8
Synchronization Control Function
59
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−9
Recommended Crystal Parameters
62
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−10
Internal Clocks Frequency Ranges
63
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−11
PLL Control Registers
66
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−12
PLL Control/Status Register Bit Field Description
67
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−13
PLL Multiplier Control Register Bit Field Description
68
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−14
PLL Divider 0 Register Bit Field Description
69
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−15
PLL Divider 1 Register Bit Field Description
70
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−16
PLL Divider 2 Register Bit Field Description
71
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−17
PLL Divider 3 Register Bit Field Description
71
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−18
Oscillator Divider1 Register Bit Field Description
72
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−19
Oscillator Wakeup Control Register Bit Field Description
73
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−20
CLKOUT3 Select Register Bit Field Description
74
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−21
CLKOUT Selection Register Bit Field Description
75
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−22
Clock Mode Control Register Bit Field Description
75
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−23
Number of Reference Clock Cycles Needed Until Program Flow Begins
76
. . . . . . . . . . . . . . . . . . . . .
3−24
Peripheral Behavior at Entering IDLE State
80
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−25
Wake-Up Procedures
83
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−26
Clock Domain Memory-Mapped Registers
84
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−27
IDLE Configuration Register Bit Field Description
85
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−28
IDLE Status Register Bit Field Description
87
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−29
Peripheral IDLE Control Register Bit Field Description
88
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−30
Peripheral IDLE Status Register Bit Field Description
90
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−31
Master IDLE Control Register Bit Field Description
91
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−32
Master IDLE Status Register Bit Field Description
92
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−33
GPIO Direction Register Bit Field Description
93
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−34
GPIO Data Register Bit Field Description
93
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−35
TMS320VC5501 PGPIO Cross-Reference
94
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−36
Parallel GPIO Enable Register 0 Bit Field Description
95
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−37
Parallel GPIO Direction Register 0 Bit Field Description
96
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−38
Parallel GPIO Data Register 0 Bit Field Description
97
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−39
Parallel GPIO Enable Register 1 Bit Field Description
98
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−40
Parallel GPIO Direction Register 1 Bit Field Description
99
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−41
Parallel GPIO Data Register 1 Bit Field Description
100
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .



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